Tesi di Dottorato
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Item Low voltage digital design exploiting dynamic body biasing techniques(2017-02-13) Taco Lasso, Edison Ramiro; Pantano, Pietro; Lanuzza, MarcoLo scaling della tensione di alimentazione (VDD) al di sotto della tensione di soglia dei transistor (VTH) è uno degli approcci più efficaci per ottenere un basso consumo energetico a discapito di un’elevata riduzione delle pre-stazioni e una sensibilità molto più elevata alle variazioni di processo e di temperatura. Sebbene accettabile per un mercato di nicchia, l’elevato ritar-do e la ridotta robustezza dei circuiti sottosoglia CMOS convenzionali possono essere molto limitativi per una gamma più ampia di applicazioni. Al fine di incrementare le prestazioni e la robustezza contro variazioni di processo e di temperatura, pur mantenendo elevati livelli di efficienza e-nergetica, la tecnica di polarizzazione diretta del bulk/body dei transistori (forward body biasing - FBB) può essere adottata. La tecnica FBB può essere applicata (anche dinamicamente) a diversi li-velli di granularità che vanno dal livello di macroblocco al livello di singo-lo transistor. Applicando la tecnica FBB a livello di macro blocco si riduce il numero di segnali destinati al controllo della tensione di body, riducendo così la complessità del routing. Di contro, si riduce la flessibilità di con-trollo della tensione di soglia dei singoli transistori con un impatto negati-vo sul consumo energetico. Diversamente, l’implementazione della tecnica FBB a livello di singolo transistore permette di gestire con minore granula-rità la tensione di body dei mosfet. Così facendo è possibile agire, incre-mentandone le prestazioni, solo sui transistori che sono coinvolti nella de-terminazione del path critico del circuito. Un esempio di applicazione della tecnica FBB a livello di singolo transi-stor è rappresentato dalla logica a “tensione di soglia dinamica” (DTMOS). Tale logica utilizza transistor i cui terminali di gate sono colle gati al substrato. Di conseguenza, la tensione di soglia del dispositivo cambia dinamicamente in funzione della tensione di gate e quindi della tensione di substrato. Pertanto, nello stato di ON, la tensione di soglia di-minuisce, garantendo così una corrente di ON più elevata rispetto alla con-figurazione standard CMOS. D’altra parte, il comportamento dei transistor in logica DTMOS nello stato di OFF è simile a quello della configurazione CMOS standard. Tuttavia, l'utilizzo della configurazione DTMOS provoca un significativo incremento delle capacità di input rispetto a una porta sta-tica CMOS. Inoltre, la logica DTMOS comporta un maggiore consumo di energia dovuto al verificarsi di eventi di carica/scarica del substrato non necessari per segnali di ingresso che non producono una variazione della tensione di uscita della porta. In questa tesi è stata proposta una tecnica di polarizzazione dinamica del substrato (gate level body biasing - GLBB) da impiegare a livello di porta logica per ridurre il consumo di energia nelle porte logiche DTMOS e ga-rantire allo stesso tempo una maggiore frequenza di switching. L'imple-mentazione di questa tecnica consente di ottenere capacità di input identi-che a quelle delle porte logiche CMOS standard. Inoltre, quando la com-mutazione dei segnali di ingresso non produce un cambiamento di stato della porta logica, le capacità di substrato non si caricano/scaricano come avviene nella logica DTMOS, consentendo perciò un notevole risparmio di energia. Inizialmente, è stato sviluppato un modello analitico per validare la tecnica proposta. In questa prima fase, l'inverter è stato adottato come circuito di riferimento per ricavare le principali linee guida per la progettazione del generatore di polarizzazione del substrato e della sezione logica della por-ta. Inoltre, sono state analizzate anche alcune porte logiche con transistor connessi in serie (ad esempio, NAND2 e NOR2), ottenendo un buon acgati al substrato. Di conseguenza, la tensione di soglia del dispositivo cambia dinamicamente in funzione della tensione di gate e quindi della tensione di substrato. Pertanto, nello stato di ON, la tensione di soglia di-minuisce, garantendo così una corrente di ON più elevata rispetto alla con-figurazione standard CMOS. D’altra parte, il comportamento dei transistor in logica DTMOS nello stato di OFF è simile a quello della configurazione CMOS standard. Tuttavia, l'utilizzo della configurazione DTMOS provoca un significativo incremento delle capacità di input rispetto a una porta sta-tica CMOS. Inoltre, la logica DTMOS comporta un maggiore consumo di energia dovuto al verificarsi di eventi di carica/scarica del substrato non necessari per segnali di ingresso che non producono una variazione della tensione di uscita della porta. In questa tesi è stata proposta una tecnica di polarizzazione dinamica del substrato (gate level body biasing - GLBB) da impiegare a livello di porta logica per ridurre il consumo di energia nelle porte logiche DTMOS e ga-rantire allo stesso tempo una maggiore frequenza di switching. L'imple-mentazione di questa tecnica consente di ottenere capacità di input identi-che a quelle delle porte logiche CMOS standard. Inoltre, quando la com-mutazione dei segnali di ingresso non produce un cambiamento di stato della porta logica, le capacità di substrato non si caricano/scaricano come avviene nella logica DTMOS, consentendo perciò un notevole risparmio di energia. Inizialmente, è stato sviluppato un modello analitico per validare la tecnica proposta. In questa prima fase, l'inverter è stato adottato come circuito di riferimento per ricavare le principali linee guida per la progettazione del generatore di polarizzazione del substrato e della sezione logica della por-ta. Inoltre, sono state analizzate anche alcune porte logiche con transistor connessi in serie (ad esempio, NAND2 e NOR2), ottenendo un buon ac-gati al substrato. Di conseguenza, la tensione di soglia del dispositivo cambia dinamicamente in funzione della tensione di gate e quindi della tensione di substrato. Pertanto, nello stato di ON, la tensione di soglia di-minuisce, garantendo così una corrente di ON più elevata rispetto alla con-figurazione standard CMOS. D’altra parte, il comportamento dei transistor in logica DTMOS nello stato di OFF è simile a quello della configurazione CMOS standard. Tuttavia, l'utilizzo della configurazione DTMOS provoca un significativo incremento delle capacità di input rispetto a una porta sta-tica CMOS. Inoltre, la logica DTMOS comporta un maggiore consumo di energia dovuto al verificarsi di eventi di carica/scarica del substrato non necessari per segnali di ingresso che non producono una variazione della tensione di uscita della porta. In questa tesi è stata proposta una tecnica di polarizzazione dinamica del substrato (gate level body biasing - GLBB) da impiegare a livello di porta logica per ridurre il consumo di energia nelle porte logiche DTMOS e ga-rantire allo stesso tempo una maggiore frequenza di switching. L'imple-mentazione di questa tecnica consente di ottenere capacità di input identi-che a quelle delle porte logiche CMOS standard. Inoltre, quando la com-mutazione dei segnali di ingresso non produce un cambiamento di stato della porta logica, le capacità di substrato non si caricano/scaricano come avviene nella logica DTMOS, consentendo perciò un notevole risparmio di energia. Inizialmente, è stato sviluppato un modello analitico per validare la tecnica proposta. In questa prima fase, l'inverter è stato adottato come circuito di riferimento per ricavare le principali linee guida per la progettazione del generatore di polarizzazione del substrato e della sezione logica della por-ta. Inoltre, sono state analizzate anche alcune porte logiche con transistor connessi in serie (ad esempio, NAND2 e NOR2), ottenendo un buon accordo tra i risultati predetti con il modello analitico e quelli ottenuti con le simulazioni. Successivamente, è stata effettuata un'analisi preliminare su porte logiche basilari per dimostrare che l'impiego della tecnica di polarizzazione del substrato a livello di porta logica consente di ottenere prestazioni superiori alle configurazioni CMOS standard e DTMOS. In seguito, sono state effet-tuate anche simulazioni post-layout di un circuito "mirror full adder" rea-lizzato con la tecnica GLBB per includere gli effetti parassiti della polariz-zazione del substrato. I risultati di queste simulazioni sono stati confrontati con quelli ottenuti per lo stesso circuito realizzato con le tecniche CMOS standard e DTMOS. La progettazione dei circuiti da confrontare è stata re-alizzata utilizzando la tecnologia ST 45-nm bulk CMOS triple-well. I ri-sultati comparativi hanno dimostrato che la tecnica di progettazione GLBB, a parità di consumo di potenza di leakage, consente di ottenere un significativo incremento delle prestazioni con un ridotto consumo di ener-gia, a discapito di una maggiore occupazione di area rispetto alla logica CMOS convenzionale La tecnologia "ultra-thin box and body (UTBB) fully-depleted silicon-on-insulator (FD-SOI)" sta emergendo come una valida soluzione per la pro-gettazione di circuiti a bassissima tensione di funzionamento (ultra low voltage -ULV) in nodi tecnologici sempre più scalati. La presenza di un canale completamente svuotato nei dispositivi realizzati con questa tecno-logia consente di eliminare il problema della fluttuazione causale del dro-gaggio e quindi di ridurre l'impatto della variabilità di processo. Inoltre, il ridotto spessore dell'ossido sepolto (<30 nm) assicura un buon controllo elettrostatico del canale e quindi un più efficace impatto della tecnica di polarizzazione del substrato rispetto alla tecnologia CMOS convenzionale. Quest'ultima rappresenta la caratteristica chiave della tecnologia UTBB FD-SOI, che consente di incrementare i benefici della tecnica FBB nella progettazione di circuiti ULV implementati in nodi tecnologici avanzati. Diversi circuiti di test sono stati implementati nella tecnologia 28-nm STM UTBB FD-SOI allo scopo di ridurre l'occupazione di area dovuto all'uso della tecnica GLBB. Difatti, grazie alla peculiarità offerta da tale tecnolo-gica di integrare transistor PMOS a NMOS in una configurazione a sub-strato comune, notevoli miglioramenti sono stati ottenuti sia in termini di prestazioni che di occupazione di area. L’efficienza della tecnica GLBB per progetti ULV in tecnologia UTBB FD-SOI è stata valutata considerando tre differenti circuiti aritmetici di test in ordine crescente di complessità. Il primo circuito di test considerato è stato un "mirror full adder". Il secondo circuito di test è stato un "ripple carry adder - RCA" a n bit, analizzato per studiare l'impatto delle differenti tecniche di progettazione in un'ampia gamma di condizioni di processo e temperatura. Nelle condizioni TT/27°, la tecnica DTMOS ha mostrato un elevato consumo di energia, principalmente dovuto alle elevate capacità di input nelle porte logiche DTMOS. Al contrario, i circuiti progettati con le tecniche GLBB e CMOS standard hanno esibito un analogo consumo di energia nelle condizioni operative peggiori (worst-case operation), anche in presenza di lunghe catene di full adder. Inoltre, il circuito GLBB ha mo-strato sempre le migliori prestazioni. Ad esempio, con una VDD di 0.4 V, il circuito GLBB consente di ottenere un vantaggio del 33% e del 46% in termini di velocità ed energia rispetto ai circuiti CMOS standard e DTMOS. Infine, è stato analizzato come terzo circuito di test un moltiplicatore 4 x 4-bit Baugh Wooley. Con una VDD di 0.3 V, l’approccio proposto ha porta-to ad una riduzione del ritardo di circa il 30% rispetto al circuito CMOS standard. Questi risultati sono stati ottenuti mantenendo inalterato il consumo di energia, a discapito solo di un incremento di area del 13%. Da un confronto con la logica DTMOS si è ottenuto invece un risparmio di ener-gia di circa il 39% ed una riduzione dell’area del 34%. I precedenti benefi-ci in termini di ritardo ed energia sono mantenuti entro un'ampia gamma di variazioni PVT.Item Design og high-efficiency crystalline silicon solar cells based on numerical simulation(2017-02-13) Procel Moya, Paul Alejandro; Pantano, Pietro; Cocorullo, Giuseppe; Crupi, FeliceL’utilizzo di strumenti di simulazione è diventato un approccio chiave nel processo di progettazione di celle solari ad alta efficienza. In questo lavoro di tesi, strutture e tecnologie relative a celle solari avanzate in silicio cristallino sono state discusse e analizzate per mezzo di simulazioni numeriche. In particolare, i parametri critici sono stati evidenziati fornendo linee guida per ottenere la massima efficienza in relazione ai vincoli tecnologici. Nel Capitolo 1 è stata presentata l’evoluzione delle celle in c-Si effettuata con l’obiettivo di avvicinarsi il più possibile agli effettivi limiti di efficienza.. Nel Capitolo 2, è stato descritto lo stato dell’arte generale relativo alle celle in silicio cristallino, focalizzandosi sulla loro implementazione in simulazioni numeriche. Di seguito, nel Capitolo 3, è stato presentato uno studio teorico dell’impatto dei parametri di progettazione sulle principali figure di merito di celle solari IBC in c-Si, basato su simulazioni elettro-ottiche. Lo studio è stato condotto analizzando i principali parametri e identificando i meccanismi dominanti che migliorano o degradano l’efficienza di conversione. In particolare, è stato dimostrato che le concentrazioni di drogaggio e le geometrie della faccia inferiore ottimali sono il risultato di compromessi tra meccanismi di ricombinazione intrinseci ed estrinseci, nel caso dei drogaggi, e tra maccanismi di trasporto e ricombinazione, nel caso delle geometrie posteriori. Successivamente, l’approccio presentato nel Capitolo 2 è stato ampliato nel Capitolo 4, in cui è stato illustrato un innovativo modello di simulazione per IBC. La simulazione elettro-ottica è stata validata e impiegata per lo studio della regione frontale della cella back-contact. La nuova metodologia di simulazione modella in dettaglio il comportamento ottico e i meccanismi di passivazione sulla texturizzazione frontale. I risultati ottenuti hanno mostrato che un’interfaccia frontale texturizzata con piramidi irregolari e un FSF ottimale sono necessari per minimizzare sia le perdite ottiche che per ricombinazione. Analogamente, è stato evidenziato che le perdite per ricombinazione sono influenzate in misura maggiore dal profilo di drogaggio che dalla rugosità delle superficie. In relazione all’ottimizzazione del regione inferiore è stato ottenuto un miglioramento del 1% nell’efficienza assoluta e, in conseguenza di questo, migliorando sia la qualità dell’emettitore che della base in silicio cristallino, è stata presentata una cella solare con efficienza del 22.84%. Nel Capitolo 5, il modello di simulazione è stato usato per analizzare parametri critici di progettazione nell’applicazione di contatti passivanti in un cella solare convenzionale. I risultati delle simulazioni hanno dimostrato che i parametri principali che limitano il meccanismo di trasporto sono l’energia di barriera, le masse di tunneling di elettroni e lacune e lo spessore dell’ossido. Inoltre, è stato riscontrato che il comportamento del potenziale di built-in è correlato all’allineamento delle bande. Questo effetto fornisce la comprensione di come il silicio cristallino con drogaggio internamente diffuso supporta il trasporto per mezzo di tunneling attraverso lo strato di ossido. In accordo con le analisi svolte, sono state fornite delle indicazioni per la progettazione di contatti passivanti. In conclusione, in questo lavoro di tesi sono state fornite linee guide per il design di celle solari IBC e celle solari convenzionali con contatti passivanti, con lo scopo di favorire processi di fabbricazione di celle solari in silicio cristallino ad alta efficienza.Item Design of interdigitated back-contact solar cells by means of TCAD numerical simulations(2017-02-13) Maccaronio, Vincenzo; Pantano, Pietro; Cocorullo, Giuseppe; Crupi, FeliceLa promessa dell’energia solare come forma di energia principale è sempre più concreta, ma il nodo cruciale rimane il costo per Watt, che deve essere sempre di più avvicinato o finanche ulteriormente ridotto rispetto a quello delle reti di distribuzione energetiche esistenti. Un lavoro di ottimizzazione in termini di design e parametri di fabbricazione è quindi fondamentale per raggiungere questo obiettivo. Il silicio cristallino è il materiale maggiormente diffuso nell’industria fotovoltaica, per via di diversi fattori, tra cui l’ottimo rapporto costo/prestazioni e la vasta presenza di macchinari per la sua lavorazione, dovute al suo impiego pluridecennale nell’industria microelettronica. Fra le diverse tipologie di celle esistenti è stata scelta un’architettura che presenta entrambi i contatti metallici sul retro, chiamata per questo interdigitated back-contact (iBC). Questo particolare design offre numerosi vantaggi in termini di efficienza massima, costo di produzione ed estetica del pannello, in relazione alle celle convenzionali. Difatti, al momento attuale le maggiori efficienze in celle monogiunzione, sia a livello di laboratorio che di moduli commerciali, sono state ottenute utilizzando questa struttura, sulla quale un’approfondita attività di ricerca può quindi dimostrarsi di notevole interesse. Per il processo di analisi è stato scelto un approccio numerico, tramite l’uso del simulatore di dispositivi TCAD Sentaurus di Synopsys. L’utilizzo di simulazioni offre numerosi punti a favore rispetto all’ottimizzazione per mezzo di step ripetuti di fabbricazione. In primis, un vantaggio in termini di costi, non necessitando di macchinari, materiali e camere pulite. Inoltre un’analisi numerica rende possibile individuare ed evidenziare punti o cause specifiche di perdite o problemi di progettazione. La problematica maggiore di questo approccio risiede nella necessità di garantire l’affidabilità delle simulazioni e ciò è stato ottenuto mediante l’applicazione dello stato dell’arte di tutti i modelli fisici specifici coinvolti nel funzionamento di questo tipo di celle. La tematica di ricerca affrontata è stata quindi la progettazione di celle solari al silicio con contatti interdigitati sul retro tramite l’uso di simulazioni numeriche. Il lavoro di ottimizzazione è stato realizzato investigando uno spazio di parametri di fabbricazione molto vasto e ottenendo informazioni sui trend delle prestazioni al variare degli stessi. Nel primo capitolo è stata illustrata la fisica e i principi di funzionamento di una cella solare, iniziando dall’assorbimento della luce, passando alla sua conversione in cariche elettriche, per finire con la loro raccolta per generare potenza. I meccanismi di ricombinazione e le altre cause di perdite sono stati presentati ed esaminati. Nel secondo capitolo è stata dettagliata l’architettura di una cella solare, evidenziando le diverse regioni e presentando la struttura back-contact. Il terzo capitolo è stato dedicato alla spiegazione delle strategie di simulazione applicate in questo lavoro, con la definizione dei modelli fisici applicati e calibrati per assicurare l’accuratezza richiesta. Nei capitoli quattro e cinque sono stati presentati i risultati delle simulazioni effettuate, realizzate variando le caratteristiche geometriche delle diverse regioni della cella e i profili di drogaggio. Sono stati ottenuti i trend di comportamento relativi ai singoli parametri che, nel caso relativo ai drogaggi, permettono di affermare che per ogni regione l’andamento dell’efficienza ha una forma a campana, che presenta un ottimo di drogaggio relativo in un punto intermedio. Questo comportamento è dovuto, per bassi valori di drogaggio, all’effetto della ricombinazione sul contatto per BSF ed emettitore e della ricombinazione superficiale per l’FSF. Per alti valori di drogaggio, la degradazione dell’efficienza dipende dall’effetto della ricombinazione Auger per BSF ed emettitore e da quella superficiale per l’FSF. Per quanto riguarda i parametri geometrici, le analisi svolte evidenziano che il gap tra emettitore e BSF deve essere quanto più piccolo possibile, dato che all’aumentare della sua dimensione aumentano le perdite per effetto resistivo e di ricombinazione. È stato determinato che il valore ottimale di emitter coverage non è assoluto, ma dipende dalla resistività del bulk e dai drogaggi delle altre regioni, os cillando tra l’80% e il 90%. Per quanto riguarda il pitch ottimale, cioè la distanza tra i contatti, è stato determinato che maggiori efficenze corrispondono a valori minori, principalmente perché all’aumentare della distanza aumentano le resistenze parassite. Infine si è evidenziato che l’aggiunta di un secondo contatto sull’emettitore, equispaziato dal centro della regione, migliora l’efficienza totale poiché riduce le perdite resistive, soprattutto nel caso di celle con emettitori lunghi.Item Neutron induced single event burnout on power mosfets(2014-11-17) Giordano, Carlo; Pantano, Pietro; Pace, Calogero